数字电路的问题!请解释一下为什么这样画,一个CLK高电平信号出现几次变化怎么样分析,

来源:学生作业帮助网 编辑:作业帮 时间:2024/05/10 18:22:22
数字电路的问题!请解释一下为什么这样画,一个CLK高电平信号出现几次变化怎么样分析,

数字电路的问题!请解释一下为什么这样画,一个CLK高电平信号出现几次变化怎么样分析,
数字电路的问题!

请解释一下为什么这样画,一个CLK高电平信号出现几次变化怎么样分析,

数字电路的问题!请解释一下为什么这样画,一个CLK高电平信号出现几次变化怎么样分析,

主从触发器的弊病,CLK 高电平期间 S、R 的状态变化,会改变 CLK 有效时刻的输出逻辑.

如图,时钟 3 下沿:S = R = 0 ,按理输出保持不变:Q = 0 ,由于此前 S = 1 ,R = 0 ,已经把主触发器置 1 ,所以 CLK3 有效时刻输出 Q 变成 1 .

真搞不懂教学生这些有啥用!